liangkangnan 1e510dab9d rtl: utils: add up_counter module ... Signed-off-by: liangkangnan <liangkangnan@163.com>		2021-11-01 09:52:46 +08:00
..
cdc_2phase.sv	…
clk_div.sv	rtl: perips: rewrite uart module	2021-08-07 14:28:46 +08:00
edge_detect.sv	rtl:utils:edge_detect: add DP parameter	2021-09-01 14:14:36 +08:00
gen_buf.sv	rtl:utils:gen_buf: add handle for DP=0	2021-09-01 14:12:21 +08:00
gen_dff.sv	…
gen_ram.sv	…
prim_filter.sv	rtl:perips: rewrite gpio	2021-08-13 09:33:15 +08:00
prim_subreg.sv	rtl: perips: rewrite uart module	2021-08-07 14:28:46 +08:00
prim_subreg_arb.sv	rtl: perips: rewrite uart module	2021-08-07 14:28:46 +08:00
prim_subreg_ext.sv	rtl: perips: rewrite uart module	2021-08-07 14:28:46 +08:00
sync_fifo.sv	…
up_counter.sv	rtl: utils: add up_counter module	2021-11-01 09:52:46 +08:00