fpga: README: add uart download

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liangkangnan 2020-07-04 16:27:53 +08:00
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![](./images/add_src_7.png) ![](./images/add_src_7.png)
勾选上Copy constraints files into project然后点击Finish按钮。**如果你的开发板和我的不一样,则需要将约束文件里的引脚配置改成你的开发板上对应的引脚**。 勾选上Copy constraints files into project然后点击Finish按钮。
**注意:如果你的开发板和我的不一样,则需要将约束文件里的引脚配置改成你的开发板上对应的引脚**。
至此,约束文件添加完成。 至此,约束文件添加完成。
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# 3.下载程序到FPGA # 3.下载程序到FPGA
## 3.1通过JTAG方式下载
将CMSIS-DAP调试器连接好FPGA板子和PC电脑。 将CMSIS-DAP调试器连接好FPGA板子和PC电脑。
打开一个CMD窗口然后cd进入到tinyriscv项目的tools/openocd目录执行命令 打开一个CMD窗口然后cd进入到tinyriscv项目的tools/openocd目录执行命令
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**注意每次下载程序前记得先执行halt命令停住CPU。** **注意每次下载程序前记得先执行halt命令停住CPU。**
## 3.2通过UART方式下载
通过UART方式下载前需要先使能UART debug模块。在约束文件里指定的uart_debug_en引脚当其输入为高电平时表示使能UART debug模块输入为低电平时表示关闭UART debug模块。
当使能了UART debug模块后就可以通过tools/tinyriscv_fw_downloader.py脚本来下载程序。
打开CMD窗口进入到tools目录比如输入以下命令
![uart_debug](./images/uart_debug.png)
即可下载freertos.bin程序到软核里。下载完后先关闭UART debug模块然后按板子上的复位(rst)按键即可让程序跑起来。
# 4.Vivado仿真设置 # 4.Vivado仿真设置
如果要在vivado里进行RTL仿真的话还需要添加tb目录里的tinyriscv_soc_tb.v文件具体方法和添加RTL源文件类似只是在源文件类型里选择simulation sources如下图所示 如果要在vivado里进行RTL仿真的话还需要添加tb目录里的tinyriscv_soc_tb.v文件具体方法和添加RTL源文件类似只是在源文件类型里选择simulation sources如下图所示

BIN
fpga/images/uart_debug.png Normal file

Binary file not shown.

After

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