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000bb19ad2
commit
b2827b2fb4
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@ -32,23 +32,19 @@ module uart_tx(
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);
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);
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localparam BAUD_115200 = 32'h1B3;
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localparam BAUD_115200 = 32'h1B8;
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localparam S_IDLE = 4'b0001;
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localparam S_IDLE = 4'b0001;
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localparam S_START = 4'b0010;
|
localparam S_START = 4'b0010;
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||||||
localparam S_SEND_BYTE = 4'b0100;
|
localparam S_SEND_BYTE = 4'b0100;
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||||||
localparam S_STOP = 4'b1000;
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localparam S_STOP = 4'b1000;
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||||||
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||||||
reg[31:0] fifo_data[31:0];
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reg tx_data_valid;
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reg tx_data_valid;
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reg tx_data_ready;
|
reg tx_data_ready;
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reg[8:0] fifo_index;
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||||||
reg[8:0] fifo_count;
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||||||
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reg[3:0] state;
|
reg[3:0] state;
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||||||
reg[3:0] next_state;
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||||||
reg[15:0] cycle_cnt;
|
reg[15:0] cycle_cnt;
|
||||||
reg[2:0] bit_cnt;
|
reg[3:0] bit_cnt;
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||||||
reg[7:0] tx_data;
|
reg[7:0] tx_data;
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||||||
reg tx_reg;
|
reg tx_reg;
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||||||
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@ -57,8 +53,17 @@ module uart_tx(
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localparam UART_BAUD = 4'h8;
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localparam UART_BAUD = 4'h8;
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||||||
localparam UART_TXDATA = 4'hc;
|
localparam UART_TXDATA = 4'hc;
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||||||
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// addr: 0x00
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||||||
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// rw. bit[0]: tx enable, 1 = enable, 0 = disable
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||||||
reg[31:0] uart_ctrl;
|
reg[31:0] uart_ctrl;
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||||||
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// addr: 0x04
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||||||
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// ro. bit[0]: tx busy, 1 = busy, 0 = idle
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// must check this bit before tx data
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||||||
reg[31:0] uart_status;
|
reg[31:0] uart_status;
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||||||
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||||||
|
// addr: 0x08
|
||||||
|
// rw. clk div
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||||||
reg[31:0] uart_baud;
|
reg[31:0] uart_baud;
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||||||
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||||||
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||||||
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@ -69,44 +74,29 @@ module uart_tx(
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||||||
if (rst == 1'b0) begin
|
if (rst == 1'b0) begin
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||||||
uart_ctrl <= 32'h0;
|
uart_ctrl <= 32'h0;
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||||||
uart_status <= 32'h0;
|
uart_status <= 32'h0;
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||||||
fifo_count <= 8'h0;
|
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||||||
fifo_index <= 8'h0;
|
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||||||
uart_baud <= BAUD_115200;
|
uart_baud <= BAUD_115200;
|
||||||
|
tx_data_valid <= 1'b0;
|
||||||
end else begin
|
end else begin
|
||||||
if (we_i == 1'b1) begin
|
if (we_i == 1'b1) begin
|
||||||
case (addr_i[3:0])
|
case (addr_i[3:0])
|
||||||
UART_CTRL: begin
|
UART_CTRL: begin
|
||||||
uart_ctrl <= data_i;
|
uart_ctrl <= data_i;
|
||||||
if (data_i[1] == 1'b1) begin
|
|
||||||
fifo_count <= 8'h0;
|
|
||||||
end
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||||||
if (uart_ctrl[0] == 1'b0 && data_i[0] == 1'b1) begin
|
|
||||||
if (fifo_count > 8'h0) begin
|
|
||||||
tx_data_valid <= 1'b1;
|
|
||||||
fifo_index <= 8'h0;
|
|
||||||
uart_status <= 32'h1;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
end
|
end
|
||||||
UART_BAUD: begin
|
UART_BAUD: begin
|
||||||
uart_baud <= data_i;
|
uart_baud <= data_i;
|
||||||
end
|
end
|
||||||
UART_TXDATA: begin
|
UART_TXDATA: begin
|
||||||
if (fifo_count <= 8'd31) begin
|
if (uart_ctrl[0] == 1'b1 && uart_status[0] == 1'b0) begin
|
||||||
fifo_data[fifo_count] <= data_i;
|
tx_data <= data_i[7:0];
|
||||||
fifo_count <= fifo_count + 1'b1;
|
uart_status <= 32'h1;
|
||||||
|
tx_data_valid <= 1'b1;
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
endcase
|
endcase
|
||||||
end else begin
|
end else begin
|
||||||
if (tx_data_ready == 1'b1 && tx_data_valid == 1'b1) begin
|
|
||||||
fifo_count <= 8'h0;
|
|
||||||
tx_data_valid <= 1'b0;
|
tx_data_valid <= 1'b0;
|
||||||
fifo_index <= 8'h0;
|
if (tx_data_ready == 1'b1) begin
|
||||||
uart_status <= 32'h0;
|
uart_status <= 32'h0;
|
||||||
uart_ctrl[0] <= 1'b0;
|
|
||||||
end else if (cycle_cnt == uart_baud[15:0] && bit_cnt == 3'd7) begin
|
|
||||||
fifo_index <= fifo_index + 1'b1;
|
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
|
@ -136,113 +126,48 @@ module uart_tx(
|
||||||
always @ (posedge clk) begin
|
always @ (posedge clk) begin
|
||||||
if (rst == 1'b0) begin
|
if (rst == 1'b0) begin
|
||||||
state <= S_IDLE;
|
state <= S_IDLE;
|
||||||
|
cycle_cnt <= 16'd0;
|
||||||
|
tx_reg <= 1'b0;
|
||||||
|
bit_cnt <= 4'd0;
|
||||||
|
tx_data_ready <= 1'b0;
|
||||||
end else begin
|
end else begin
|
||||||
state <= next_state;
|
if (state == S_IDLE) begin
|
||||||
end
|
tx_reg <= 1'b1;
|
||||||
end
|
tx_data_ready <= 1'b0;
|
||||||
|
|
||||||
always @ (*) begin
|
|
||||||
case (state)
|
|
||||||
S_IDLE: begin
|
|
||||||
if (tx_data_valid == 1'b1) begin
|
if (tx_data_valid == 1'b1) begin
|
||||||
next_state <= S_START;
|
state <= S_START;
|
||||||
end else begin
|
|
||||||
next_state <= S_IDLE;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
S_START: begin
|
|
||||||
if (cycle_cnt == uart_baud[15:0]) begin
|
|
||||||
next_state <= S_SEND_BYTE;
|
|
||||||
end else begin
|
|
||||||
next_state <= S_START;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
S_SEND_BYTE: begin
|
|
||||||
if (cycle_cnt == uart_baud[15:0] && bit_cnt == 3'd7) begin
|
|
||||||
next_state <= S_STOP;
|
|
||||||
end else begin
|
|
||||||
next_state <= S_SEND_BYTE;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
S_STOP: begin
|
|
||||||
if (cycle_cnt == uart_baud[15:0]) begin
|
|
||||||
next_state <= S_IDLE;
|
|
||||||
end else begin
|
|
||||||
next_state <= S_STOP;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
default: begin
|
|
||||||
next_state <= S_IDLE;
|
|
||||||
end
|
|
||||||
endcase
|
|
||||||
end
|
|
||||||
|
|
||||||
always @ (posedge clk) begin
|
|
||||||
if (rst == 1'b0) begin
|
|
||||||
tx_data_ready <= 1'b0;
|
|
||||||
end else if (state == S_STOP && cycle_cnt == uart_baud[15:0]) begin
|
|
||||||
if (fifo_index == (fifo_count - 1'b1)) begin
|
|
||||||
tx_data_ready <= 1'b1;
|
|
||||||
end
|
|
||||||
end else begin
|
|
||||||
tx_data_ready <= 1'b0;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
|
||||||
always @ (posedge clk) begin
|
|
||||||
if (rst == 1'b0) begin
|
|
||||||
tx_data <= 8'd0;
|
|
||||||
end else if (state == S_IDLE && tx_data_valid == 1'b1) begin
|
|
||||||
tx_data <= fifo_data[fifo_index];
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
|
||||||
always @ (posedge clk) begin
|
|
||||||
if (rst == 1'b0) begin
|
|
||||||
bit_cnt <= 3'd0;
|
|
||||||
end else if (state == S_SEND_BYTE) begin
|
|
||||||
if (cycle_cnt == uart_baud[15:0]) begin
|
|
||||||
bit_cnt <= bit_cnt + 3'd1;
|
|
||||||
end else begin
|
|
||||||
bit_cnt <= bit_cnt;
|
|
||||||
end
|
|
||||||
end else begin
|
|
||||||
bit_cnt <= 3'd0;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
|
||||||
always @ (posedge clk) begin
|
|
||||||
if (rst == 1'b0) begin
|
|
||||||
cycle_cnt <= 16'd0;
|
cycle_cnt <= 16'd0;
|
||||||
end else if ((state == S_SEND_BYTE && cycle_cnt == uart_baud[15:0]) || next_state != state) begin
|
bit_cnt <= 4'd0;
|
||||||
cycle_cnt <= 16'd0;
|
|
||||||
end else begin
|
|
||||||
cycle_cnt <= cycle_cnt + 16'd1;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
|
||||||
always @ (posedge clk) begin
|
|
||||||
if (rst == 1'b0) begin
|
|
||||||
tx_reg <= 1'b1;
|
|
||||||
end else begin
|
|
||||||
case (state)
|
|
||||||
S_IDLE: begin
|
|
||||||
tx_reg <= 1'b1;
|
|
||||||
end
|
|
||||||
S_START: begin
|
|
||||||
tx_reg <= 1'b0;
|
tx_reg <= 1'b0;
|
||||||
end
|
end
|
||||||
S_SEND_BYTE: begin
|
end else begin
|
||||||
|
cycle_cnt <= cycle_cnt + 16'd1;
|
||||||
|
if (cycle_cnt == uart_baud[15:0]) begin
|
||||||
|
cycle_cnt <= 16'd0;
|
||||||
|
case (state)
|
||||||
|
S_START: begin
|
||||||
tx_reg <= tx_data[bit_cnt];
|
tx_reg <= tx_data[bit_cnt];
|
||||||
|
state <= S_SEND_BYTE;
|
||||||
|
bit_cnt <= bit_cnt + 4'd1;
|
||||||
|
end
|
||||||
|
S_SEND_BYTE: begin
|
||||||
|
bit_cnt <= bit_cnt + 4'd1;
|
||||||
|
if (bit_cnt == 4'd8) begin
|
||||||
|
state <= S_STOP;
|
||||||
|
tx_reg <= 1'b1;
|
||||||
|
end else begin
|
||||||
|
tx_reg <= tx_data[bit_cnt];
|
||||||
|
end
|
||||||
end
|
end
|
||||||
S_STOP: begin
|
S_STOP: begin
|
||||||
tx_reg <= 1'b1;
|
tx_reg <= 1'b1;
|
||||||
end
|
state <= S_IDLE;
|
||||||
default: begin
|
tx_data_ready <= 1'b1;
|
||||||
tx_reg <= 1'b1;
|
|
||||||
end
|
end
|
||||||
endcase
|
endcase
|
||||||
end
|
end
|
||||||
end
|
end
|
||||||
|
end
|
||||||
|
end
|
||||||
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endmodule
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endmodule
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