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本开源项目的初衷是本人想入门RISC-V，熟悉RISC-V的指令内容和汇编语法。 本开源项目的初衷是本人想入门RISC-V，熟悉RISC-V的指令内容和汇编语法。
本人对RISC-V很感兴趣，很看好RISC-V的发展前景，觉得RISC-V就是cpu界中的linux。由于RISC-V是这两年才开始迅速发展的，因此关于RISC-V的学习参考资料目前还很少，特别是适合入门的资料，因此学习起来进度很缓慢，于是萌生了自己从零开始写riscv处理器核的想法。 本人对RISC-V很感兴趣，很看好RISC-V的发展前景，觉得RISC-V就是CPU界中的Linux。由于RISC-V是这两年才开始迅速发展的，因此关于RISC-V的学习参考资料目前还很少，特别是适合入门的资料，因此学习起来进度很缓慢，于是萌生了自己从零开始写RISC-V处理器核的想法。
本人是一名FPGA小白，为了快速入门、深入掌握RISC-V，我开始了学习FPGA和verilog的&quot;艰难&quot;历程。我工作的内容是和嵌入式软件相关的，平时根本不会接触到FPGA，也不会用到RISC-V，因此只能用业余时间来学习RISC-V，在经过断断续续学习FPGA和verilog一个多月后，总算有点成果了，也即本项目。 本人是一名FPGA小白，为了快速入门、深入掌握RISC-V，我开始了学习FPGA和verilog的&quot;艰难&quot;历程。我工作的内容是和嵌入式软件相关的，平时根本不会接触到FPGA，也不会用到RISC-V，因此只能用业余时间来学习RISC-V，在经过断断续续学习FPGA和verilog一个多月后，总算有点成果了，也即本项目。
@ -63,8 +63,8 @@ tinyriscv的整体框架如下：
# 4.未来计划 # 4.未来计划
2. 在真实的FPGA平台(xilinx artix-7)上跑起来； 1. 在真实的FPGA平台(xilinx artix-7)上跑起来；
3. …… 2. ......
# 5.更新记录 # 5.更新记录