From 39fb6311da7306891a0c1a333cca8e259932fbcc Mon Sep 17 00:00:00 2001 From: liangkangnan Date: Sun, 12 Apr 2020 15:21:26 +0800 Subject: [PATCH] add coremark Signed-off-by: liangkangnan --- README.md | 4 +++- 1 file changed, 3 insertions(+), 1 deletion(-) diff --git a/README.md b/README.md index 52ea9cf..5851731 100644 --- a/README.md +++ b/README.md @@ -6,7 +6,7 @@ 本人是一名FPGA小白，为了快速入门、深入掌握RISC-V，我开始了学习FPGA和verilog的"艰难"历程。我工作的内容是和嵌入式软件相关的，平时根本不会接触到FPGA，也不会用到RISC-V，因此只能用业余时间来学习RISC-V。 -网上有不少关于RISC-V的开源项目，但是大多都写得很"高深"，对于我这种小白来说学习起来是非常吃力的，不太适合入门。本项目目前的代码量非常少，是很简单易懂的，对于想入门RISC-V的同学来说是一个很好的参考，希望能吸引更多的同学能够参与到RISC-V的学习中来，促进RISC-V的发展，如果能起到抛砖引玉的作用的话那就更好了，也许说是砖的话就有点夸大了，但哪怕是起到一颗沙子的作用，也就足矣。 +网上有不少关于RISC-V的开源项目，但是大多都写得很"高深"，对于我这种小白来说学习起来是非常吃力的，不太适合入门。本项目目前的代码量非常少，是很简单易懂的，对于想入门RISC-V的同学来说是一个很好的参考，希望能够吸引更多的同学参与到RISC-V的学习中来，促进RISC-V的发展，如果能起到抛砖引玉的作用的话那就更好了，也许说是砖的话就有点夸大了，但哪怕是起到一颗沙子的作用，也就足矣。 # 2.介绍 @@ -86,6 +86,8 @@ tinyriscv目前外挂了5个外设，每个外设的空间大小为256MB，地 # 5.更新记录 +2020-04-11：增加CoreMark跑分例程和跑分成绩； + 2020-04-05：支持CSR指令； 2020-03-29：重大更新，主要更新如下：