fmcomms2: c5soc: Connect ADC, DAC and VGA DMA to different bridge interconnects
We have enough bridge interconnect to give each DMA its own, so use them. This makes sure that they do not interfere with each others transfers to much. The SDRAM controller side of the FPGA2SDRAM bridges FIFO runs at a much faster frequency then what we are able to use in the fabric. So its better to do the arbitration on that side of the bus to make sure that we can utilize the buses in the FPGA fabric to the maximum for each DMA core. Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>main
Lars-Peter Clausen
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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element sys_gpio.s1
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|
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|
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|
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|
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|
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|
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|
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element spi_ad9361
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|
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element util_dac_unpack
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|
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@ -762,8 +762,8 @@
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|
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|
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|
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|
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|
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|
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|
|
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|
|
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|
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|
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|
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version="14.0"
|
version="14.0"
|
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|
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@ -1562,6 +1530,76 @@
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end="vga_frame_reader.interrupt_sender">
|
end="vga_frame_reader.interrupt_sender">
|
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<parameter name="irqNumber" value="4" />
|
<parameter name="irqNumber" value="4" />
|
||||||
</connection>
|
</connection>
|
||||||
|
<connection
|
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|
kind="clock"
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|
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version="14.0"
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|
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<parameter name="arbitrationPriority" value="1" />
|
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<parameter name="baseAddress" value="0x0000" />
|
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<parameter name="defaultConnection" value="false" />
|
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</connection>
|
||||||
|
<connection
|
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kind="avalon"
|
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|
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|
||||||
|
<parameter name="arbitrationPriority" value="1" />
|
||||||
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<parameter name="baseAddress" value="0x0000" />
|
||||||
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<parameter name="defaultConnection" value="false" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="avalon"
|
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|
||||||
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<parameter name="baseAddress" value="0x0000" />
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<parameter name="defaultConnection" value="false" />
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</connection>
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<connection
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kind="clock"
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version="14.0"
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start="sys_hps.h2f_user0_clock"
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end="sys_hps.f2h_sdram2_clock" />
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<connection
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kind="clock"
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version="14.0"
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start="sys_hps.h2f_user0_clock"
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||||||
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end="sys_hps.f2h_sdram1_clock" />
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<interconnectRequirement for="$system" name="qsys_mm.clockCrossingAdapter" value="FIFO" />
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<interconnectRequirement for="$system" name="qsys_mm.clockCrossingAdapter" value="FIFO" />
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||||||
<interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="2" />
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<interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="2" />
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<interconnectRequirement
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for="mm_interconnect_4|axi_dmac_dac_m_src_axi_agent.write_cp/router.sink"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_4|cmd_mux_001"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_4|cmd_mux"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_3|cmd_mux_001"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_3|cmd_mux"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_2|cmd_mux"
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name="qsys_mm.postTransform.pipelineCount"
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value="0" />
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<interconnectRequirement
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for="mm_interconnect_0|cmd_mux"
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name="qsys_mm.postTransform.pipelineCount"
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|
value="0" />
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</system>
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</system>
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