projects/scripts/adi_board: Add support for sparse channel maping
Filip Gherman
Filip Gherman
parent
faf5f90299
commit
8f22985880
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@ -301,14 +301,13 @@ proc ad_disconnect {p_name_1 p_name_2} {
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# by the axi_adxcvr.
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#
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proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}} {num_of_max_lanes -1}} {
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proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}} {num_of_max_lanes -1} {partial_lane_map {}}} {
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global xcvr_index
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global xcvr_tx_index
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global xcvr_rx_index
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global xcvr_instance
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set no_of_lanes [get_property CONFIG.NUM_OF_LANES [get_bd_cells $a_xcvr]]
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set qpll_enable [get_property CONFIG.QPLL_ENABLE [get_bd_cells $a_xcvr]]
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set tx_or_rx_n [get_property CONFIG.TX_OR_RX_N [get_bd_cells $a_xcvr]]
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@ -341,11 +340,6 @@ proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}
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set data_dir "I"
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set ctrl_dir "O"
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set index $xcvr_rx_index
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set max_no_of_lanes $no_of_lanes
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if {$num_of_max_lanes != -1} {
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set max_no_of_lanes $num_of_max_lanes
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}
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if {$tx_or_rx_n == 1} {
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@ -372,6 +366,12 @@ proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}
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set num_of_links 1
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}
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set no_of_lanes [get_property CONFIG.NUM_LANES [get_bd_cells $a_jesd/$txrx]]
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set max_no_of_lanes $no_of_lanes
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if {$num_of_max_lanes != -1} {
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set max_no_of_lanes $num_of_max_lanes
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}
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create_bd_port -dir I $m_sysref
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create_bd_port -from [expr $num_of_links - 1] -to 0 -dir ${ctrl_dir} $m_sync
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@ -385,7 +385,12 @@ proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}
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set link_clk_2x ${u_xcvr}/${txrx}_out_clk_${index}
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set use_2x_clk 1
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} else {
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set link_clk ${u_xcvr}/${txrx}_out_clk_${index}
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if {$partial_lane_map != {}} {
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set cur_index [lindex $partial_lane_map $index]
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set link_clk ${u_xcvr}/${txrx}_out_clk_${cur_index}
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} else {
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set link_clk ${u_xcvr}/${txrx}_out_clk_${index}
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}
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}
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set rst_gen [regsub -all "/" ${a_jesd}_rstgen "_"]
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set create_rst_gen 1
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@ -409,76 +414,120 @@ proc ad_xcvrcon {u_xcvr a_xcvr a_jesd {lane_map {}} {link_clk {}} {device_clk {}
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ad_connect sys_cpu_resetn ${rst_gen}/ext_reset_in
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}
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if {$lane_map != {} && $no_of_lanes != $num_of_max_lanes} {
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for {set i 0} {$i < $num_of_max_lanes} {incr i} {
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if {$i ni $lane_map} {
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lappend lane_map $i
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}
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}
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}
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if {$partial_lane_map != {}} {
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for {set n 0} {$n < $no_of_lanes} {incr n} {
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for {set n 0} {$n < $no_of_lanes} {incr n} {
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set m [expr ($n + $index)]
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if {$lane_map != {}} {
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set phys_lane [lindex $lane_map $n]
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} else {
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set phys_lane $m
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}
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if {$tx_or_rx_n == 0} {
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ad_connect ${a_xcvr}/up_es_${n} ${u_xcvr}/up_es_${phys_lane}
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if {$jesd204_type == 0} {
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||||
if {$link_mode == 1} {
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||||
ad_connect ${a_jesd}/phy_en_char_align ${u_xcvr}/${txrx}_calign_${phys_lane}
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||||
set phys_lane [lindex $partial_lane_map $n]
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||||
if {$phys_lane != {}} {
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||||
if {$jesd204_type == 0} {
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||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/${txrx}_phy${n}
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||||
} else {
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||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/gt${n}_${txrx}
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||||
}
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||||
}
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||||
|
||||
if {$tx_or_rx_n == 0} {
|
||||
if {$jesd204_type == 0} {
|
||||
if {$link_mode == 1} {
|
||||
ad_connect ${a_jesd}/phy_en_char_align ${u_xcvr}/${txrx}_calign_${phys_lane}
|
||||
}
|
||||
} else {
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||||
ad_connect ${a_jesd}/rxencommaalign_out ${u_xcvr}/${txrx}_calign_${phys_lane}
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}
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||||
} else {
|
||||
ad_connect ${a_jesd}/rxencommaalign_out ${u_xcvr}/${txrx}_calign_${phys_lane}
|
||||
}
|
||||
}
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||||
|
||||
if {(($n%4) == 0) && ($qpll_enable == 1)} {
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||||
ad_connect ${a_xcvr}/up_cm_${n} ${u_xcvr}/up_cm_${n}
|
||||
}
|
||||
ad_connect ${a_xcvr}/up_ch_${n} ${u_xcvr}/up_${txrx}_${phys_lane}
|
||||
ad_connect ${link_clk} ${u_xcvr}/${txrx}_clk_${phys_lane}
|
||||
if {$use_2x_clk == 1} {
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||||
ad_connect ${link_clk_2x} ${u_xcvr}/${txrx}_clk_2x_${phys_lane}
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||||
}
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||||
if {$phys_lane != {}} {
|
||||
if {$jesd204_type == 0} {
|
||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/${txrx}_phy${n}
|
||||
for {set n 0} {$n < $max_no_of_lanes} {incr n} {
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||||
set m [expr ($n + $index)]
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||||
if {$lane_map != {}} {
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||||
set phys_lane [lindex $lane_map $n]
|
||||
} else {
|
||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/gt${n}_${txrx}
|
||||
set phys_lane $m
|
||||
}
|
||||
|
||||
if {$tx_or_rx_n == 0} {
|
||||
ad_connect ${a_xcvr}/up_es_${n} ${u_xcvr}/up_es_${phys_lane}
|
||||
}
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||||
|
||||
if {(($n%4) == 0) && ($qpll_enable == 1)} {
|
||||
ad_connect ${a_xcvr}/up_cm_${n} ${u_xcvr}/up_cm_${n}
|
||||
}
|
||||
ad_connect ${a_xcvr}/up_ch_${n} ${u_xcvr}/up_${txrx}_${phys_lane}
|
||||
ad_connect ${link_clk} ${u_xcvr}/${txrx}_clk_${phys_lane}
|
||||
if {$use_2x_clk == 1} {
|
||||
ad_connect ${link_clk_2x} ${u_xcvr}/${txrx}_clk_2x_${phys_lane}
|
||||
}
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||||
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_p
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_n
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_p ${m_data}_${m}_p
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_n ${m_data}_${m}_n
|
||||
}
|
||||
} else {
|
||||
for {set n 0} {$n < $no_of_lanes} {incr n} {
|
||||
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||||
set m [expr ($n + $index)]
|
||||
if {$lane_map != {}} {
|
||||
set phys_lane [lindex $lane_map $n]
|
||||
} else {
|
||||
set phys_lane $m
|
||||
}
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||||
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||||
if {$tx_or_rx_n == 0} {
|
||||
ad_connect ${a_xcvr}/up_es_${n} ${u_xcvr}/up_es_${phys_lane}
|
||||
if {$jesd204_type == 0} {
|
||||
if {$link_mode == 1} {
|
||||
ad_connect ${a_jesd}/phy_en_char_align ${u_xcvr}/${txrx}_calign_${phys_lane}
|
||||
}
|
||||
} else {
|
||||
ad_connect ${a_jesd}/rxencommaalign_out ${u_xcvr}/${txrx}_calign_${phys_lane}
|
||||
}
|
||||
}
|
||||
|
||||
if {(($n%4) == 0) && ($qpll_enable == 1)} {
|
||||
ad_connect ${a_xcvr}/up_cm_${n} ${u_xcvr}/up_cm_${n}
|
||||
}
|
||||
ad_connect ${a_xcvr}/up_ch_${n} ${u_xcvr}/up_${txrx}_${phys_lane}
|
||||
ad_connect ${link_clk} ${u_xcvr}/${txrx}_clk_${phys_lane}
|
||||
if {$use_2x_clk == 1} {
|
||||
ad_connect ${link_clk_2x} ${u_xcvr}/${txrx}_clk_2x_${phys_lane}
|
||||
}
|
||||
if {$phys_lane != {}} {
|
||||
if {$jesd204_type == 0} {
|
||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/${txrx}_phy${n}
|
||||
} else {
|
||||
ad_connect ${u_xcvr}/${txrx}_${phys_lane} ${a_jesd}/gt${n}_${txrx}
|
||||
}
|
||||
}
|
||||
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_p
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_n
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_p ${m_data}_${m}_p
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_n ${m_data}_${m}_n
|
||||
}
|
||||
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_p
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_n
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_p ${m_data}_${m}_p
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_n ${m_data}_${m}_n
|
||||
}
|
||||
for {set n $no_of_lanes} {$n < $max_no_of_lanes} {incr n} {
|
||||
|
||||
for {set n $no_of_lanes} {$n < $max_no_of_lanes} {incr n} {
|
||||
set m [expr ($n + $index)]
|
||||
|
||||
set m [expr ($n + $index)]
|
||||
if {$lane_map != {}} {
|
||||
set phys_lane [lindex $lane_map $n]
|
||||
} else {
|
||||
set phys_lane $m
|
||||
}
|
||||
|
||||
if {$lane_map != {}} {
|
||||
set phys_lane [lindex $lane_map $n]
|
||||
} else {
|
||||
set phys_lane $m
|
||||
}
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||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_p
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_n
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_p ${m_data}_${m}_p
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_n ${m_data}_${m}_n
|
||||
ad_connect ${link_clk} ${u_xcvr}/${txrx}_clk_${phys_lane}
|
||||
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_p
|
||||
create_bd_port -dir ${data_dir} ${m_data}_${m}_n
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_p ${m_data}_${m}_p
|
||||
ad_connect ${u_xcvr}/${txrx}_${m}_n ${m_data}_${m}_n
|
||||
ad_connect ${link_clk} ${u_xcvr}/${txrx}_clk_${phys_lane}
|
||||
|
||||
if {$tx_or_rx_n == 0} {
|
||||
ad_connect ${a_jesd}/phy_en_char_align ${u_xcvr}/${txrx}_calign_${phys_lane}
|
||||
if {$tx_or_rx_n == 0} {
|
||||
ad_connect ${a_jesd}/phy_en_char_align ${u_xcvr}/${txrx}_calign_${phys_lane}
|
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}
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}
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}
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