axi_ad9361:xilinx:axi_ad9361_lvds_if: fix Rx latency
This commit reverts part of the changes done in the following commit:
- ff50963c7f -
"axi_ad9361- altera/xilinx reconcile- may be broken- do not use"
The above mentioned commit introduced latency variations on the Rx path
at different sample rates, or within the same sample rate after sample
rate changes. The variation is caused by multiple positions of the frame
detection combined with a free running toggle (rx_valid) that is not synchronized
with the actual samples.
Having a single frame detection position eliminates the latency
variation.
main
Laszlo Nagy
Laszlo Nagy
parent
64e54fda8d
commit
83d3bded63
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@ -126,14 +126,9 @@ module axi_ad9361_lvds_if #(
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reg rx_r1_mode = 'd0;
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reg rx_locked_m1 = 'd0;
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||||
reg rx_locked = 'd0;
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||||
reg rx_valid = 'd0;
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||||
reg [ 1:0] rx_frame = 'd0;
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||||
reg [ 5:0] rx_data_1 = 'd0;
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||||
reg [ 5:0] rx_data_0 = 'd0;
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||||
reg [ 3:0] rx_frame_d = 'd0;
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||||
reg [ 5:0] rx_data_1_2d = 'd0;
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||||
reg [ 5:0] rx_data_0_2d = 'd0;
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||||
reg [ 5:0] rx_data_1_d = 'd0;
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||||
reg adc_valid_p = 'd0;
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||||
reg [47:0] adc_data_p = 'd0;
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||||
reg adc_status_p = 'd0;
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@ -163,7 +158,6 @@ module axi_ad9361_lvds_if #(
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// internal signals
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wire [ 3:0] rx_frame_d_s;
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||||
wire [ 5:0] rx_data_1_s;
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||||
wire [ 5:0] rx_data_0_s;
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||||
wire [ 1:0] rx_frame_s;
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||||
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@ -210,7 +204,6 @@ module axi_ad9361_lvds_if #(
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// intel-equivalence
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always @(posedge l_clk) begin
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||||
rx_valid <= ~rx_valid;
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||||
rx_frame <= rx_frame_s;
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||||
rx_data_1 <= rx_data_1_s;
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||||
rx_data_0 <= rx_data_0_s;
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||||
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@ -218,36 +211,21 @@ module axi_ad9361_lvds_if #(
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// frame check
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assign rx_frame_d_s = {rx_frame_s, rx_frame};
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always @(posedge l_clk) begin
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||||
if (rx_valid == 1'd1) begin
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||||
if (rx_r1_mode == 1'd1) begin
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||||
rx_frame_d <= rx_frame_d_s;
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||||
end else begin
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||||
rx_frame_d <= ~rx_frame_d_s;
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||||
end
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||||
end
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||||
end
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// data hold
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always @(posedge l_clk) begin
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||||
if (rx_valid == 1'd1) begin
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||||
rx_data_1_2d <= rx_data_1_s;
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||||
rx_data_0_2d <= rx_data_0_s;
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||||
rx_data_1_d <= rx_data_1;
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||||
end
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||||
end
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// delineation
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||||
reg rx_error_r1 = 'd0;
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||||
reg rx_error_r2 = 'd0;
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||||
always @(posedge l_clk) begin
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||||
rx_error_r1 <= ~((rx_frame_s == 4'b1100) || (rx_frame_s == 4'b0011));
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||||
rx_error_r2 <= ~((rx_frame_s == 4'b1111) || (rx_frame_s == 4'b1100) ||
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||||
(rx_frame_s == 4'b0000) || (rx_frame_s == 4'b0011));
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||||
end
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||||
always @(posedge l_clk) begin
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||||
if (rx_valid == 1'b1) begin
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case ({rx_r1_mode, rx_frame_s, rx_frame})
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||||
5'b01111: begin
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||||
adc_valid_p <= 1'b0;
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||||
adc_data_p[47:24] <= 24'd0;
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||||
adc_data_p[23:12] <= {rx_data_1, rx_data_1_s};
|
||||
adc_data_p[11: 0] <= {rx_data_0, rx_data_0_s};
|
||||
end
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||||
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@ -255,43 +233,6 @@ module axi_ad9361_lvds_if #(
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|||
adc_valid_p <= 1'b1;
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||||
adc_data_p[47:36] <= {rx_data_1, rx_data_1_s};
|
||||
adc_data_p[35:24] <= {rx_data_0, rx_data_0_s};
|
||||
adc_data_p[23: 0] <= adc_data_p[23:0];
|
||||
end
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||||
5'b00111: begin
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||||
adc_valid_p <= 1'b0;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_0, rx_data_0_s};
|
||||
adc_data_p[11: 0] <= {rx_data_1_2d, rx_data_1};
|
||||
end
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||||
5'b01000: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:36] <= {rx_data_0, rx_data_0_s};
|
||||
adc_data_p[35:24] <= {rx_data_1_2d, rx_data_1};
|
||||
adc_data_p[23: 0] <= adc_data_p[23:0];
|
||||
end
|
||||
5'b00011: begin
|
||||
adc_valid_p <= 1'b0;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_1_2d, rx_data_1};
|
||||
adc_data_p[11: 0] <= {rx_data_0_2d, rx_data_0};
|
||||
end
|
||||
5'b01100: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:36] <= {rx_data_1_2d, rx_data_1};
|
||||
adc_data_p[35:24] <= {rx_data_0_2d, rx_data_0};
|
||||
adc_data_p[23: 0] <= adc_data_p[23:0];
|
||||
end
|
||||
5'b00001: begin
|
||||
adc_valid_p <= 1'b0;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_0_2d, rx_data_0};
|
||||
adc_data_p[11: 0] <= {rx_data_1_d, rx_data_1_2d};
|
||||
end
|
||||
5'b01110: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:36] <= {rx_data_0_2d, rx_data_0};
|
||||
adc_data_p[35:24] <= {rx_data_1_d, rx_data_1_2d};
|
||||
adc_data_p[23: 0] <= adc_data_p[23:0];
|
||||
end
|
||||
5'b10011: begin
|
||||
adc_valid_p <= 1'b1;
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||||
|
|
@ -299,44 +240,19 @@ module axi_ad9361_lvds_if #(
|
|||
adc_data_p[23:12] <= {rx_data_1, rx_data_1_s};
|
||||
adc_data_p[11: 0] <= {rx_data_0, rx_data_0_s};
|
||||
end
|
||||
5'b11001: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_0, rx_data_0_s};
|
||||
adc_data_p[11: 0] <= {rx_data_1_2d, rx_data_1};
|
||||
end
|
||||
5'b11100: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_1_2d, rx_data_1};
|
||||
adc_data_p[11: 0] <= {rx_data_0_2d, rx_data_0};
|
||||
end
|
||||
5'b10110: begin
|
||||
adc_valid_p <= 1'b1;
|
||||
adc_data_p[47:24] <= 24'd0;
|
||||
adc_data_p[23:12] <= {rx_data_0_2d, rx_data_0};
|
||||
adc_data_p[11: 0] <= {rx_data_1_d, rx_data_1_2d};
|
||||
end
|
||||
default: begin
|
||||
adc_valid_p <= 1'b0;
|
||||
adc_data_p <= 48'd0;
|
||||
end
|
||||
endcase
|
||||
end else begin
|
||||
adc_valid_p <= 1'b0;
|
||||
adc_data_p <= adc_data_p;
|
||||
end
|
||||
end
|
||||
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// adc-status
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always @(posedge l_clk) begin
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||||
if (rx_valid == 1'b1) begin
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||||
if (rx_frame_d == rx_frame_d_s) begin
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||||
adc_status_p <= rx_locked;
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||||
end else begin
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||||
adc_status_p <= 1'b0;
|
||||
end
|
||||
if (adc_r1_mode == 1'b1) begin
|
||||
adc_status_p <= ~rx_error_r1 & rx_locked;
|
||||
end else begin
|
||||
adc_status_p <= ~rx_error_r2 & rx_locked;
|
||||
end
|
||||
end
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||||
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