axi_ad9265: Updated project with new up independent read/write
parent
de33722470
commit
581892b22a
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@ -143,7 +143,8 @@ module axi_ad9265 (
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reg up_status_pn_oos = 'd0;
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reg up_status_pn_oos = 'd0;
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reg up_status_or = 'd0;
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reg up_status_or = 'd0;
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reg [31:0] up_rdata = 'd0;
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reg [31:0] up_rdata = 'd0;
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reg up_ack = 'd0;
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reg up_wack = 'd0;
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reg up_rack = 'd0;
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// internal clocks & resets
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// internal clocks & resets
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@ -167,12 +168,14 @@ module axi_ad9265 (
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wire [ 4:0] delay_rdata_s;
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wire [ 4:0] delay_rdata_s;
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wire delay_ack_t_s;
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wire delay_ack_t_s;
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wire delay_locked_s;
|
wire delay_locked_s;
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wire up_sel_s;
|
wire [13:0] up_raddr_s;
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wire up_wr_s;
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wire [13:0] up_addr_s;
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wire [31:0] up_wdata_s;
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||||||
wire [31:0] up_rdata_s[0:1];
|
wire [31:0] up_rdata_s[0:1];
|
||||||
wire up_ack_s[0:1];
|
wire up_rack_s[0:1];
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||||||
|
wire up_wack_s[0:1];
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||||||
|
wire up_wreq_s;
|
||||||
|
wire [13:0] up_waddr_s;
|
||||||
|
wire [31:0] up_wdata_s;
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||||||
|
wire up_rreq_s;
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// signal name changes
|
// signal name changes
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@ -187,13 +190,15 @@ module axi_ad9265 (
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||||||
up_status_pn_oos <= 'd0;
|
up_status_pn_oos <= 'd0;
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||||||
up_status_or <= 'd0;
|
up_status_or <= 'd0;
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||||||
up_rdata <= 'd0;
|
up_rdata <= 'd0;
|
||||||
up_ack <= 'd0;
|
up_rack <= 'd0;
|
||||||
|
up_wack <= 'd0;
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||||||
end else begin
|
end else begin
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up_status_pn_err <= up_status_pn_err_s;
|
up_status_pn_err <= up_status_pn_err_s;
|
||||||
up_status_pn_oos <= up_status_pn_oos_s;
|
up_status_pn_oos <= up_status_pn_oos_s;
|
||||||
up_status_or <= up_status_or_s;
|
up_status_or <= up_status_or_s;
|
||||||
up_rdata <= up_rdata_s[0] | up_rdata_s[1];
|
up_rdata <= up_rdata_s[0] | up_rdata_s[1];
|
||||||
up_ack <= up_ack_s[0] | up_ack_s[1];
|
up_rack <= up_rack_s[0] | up_rack_s[1];
|
||||||
|
up_wack <= up_wack_s[0] | up_wack_s[1];
|
||||||
end
|
end
|
||||||
end
|
end
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||||||
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||||||
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@ -215,12 +220,14 @@ module axi_ad9265 (
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||||||
.up_adc_or (up_status_or_s),
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.up_adc_or (up_status_or_s),
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||||||
.up_rstn (up_rstn),
|
.up_rstn (up_rstn),
|
||||||
.up_clk (up_clk),
|
.up_clk (up_clk),
|
||||||
.up_sel (up_sel_s),
|
.up_wreq (up_wreq_s),
|
||||||
.up_wr (up_wr_s),
|
.up_waddr (up_waddr_s),
|
||||||
.up_addr (up_addr_s),
|
|
||||||
.up_wdata (up_wdata_s),
|
.up_wdata (up_wdata_s),
|
||||||
|
.up_wack (up_wack_s[0]),
|
||||||
|
.up_rreq (up_rreq_s),
|
||||||
|
.up_raddr (up_raddr_s),
|
||||||
.up_rdata (up_rdata_s[0]),
|
.up_rdata (up_rdata_s[0]),
|
||||||
.up_ack (up_ack_s[0]));
|
.up_rack (up_rack_s[0]));
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||||||
|
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||||||
// main (device interface)
|
// main (device interface)
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||||||
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||||||
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@ -288,12 +295,14 @@ module axi_ad9265 (
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||||||
.up_adc_gpio_out (),
|
.up_adc_gpio_out (),
|
||||||
.up_rstn (up_rstn),
|
.up_rstn (up_rstn),
|
||||||
.up_clk (up_clk),
|
.up_clk (up_clk),
|
||||||
.up_sel (up_sel_s),
|
.up_wreq (up_wreq_s),
|
||||||
.up_wr (up_wr_s),
|
.up_waddr (up_waddr_s),
|
||||||
.up_addr (up_addr_s),
|
|
||||||
.up_wdata (up_wdata_s),
|
.up_wdata (up_wdata_s),
|
||||||
|
.up_wack (up_wack_s[1]),
|
||||||
|
.up_rreq (up_rreq_s),
|
||||||
|
.up_raddr (up_raddr_s),
|
||||||
.up_rdata (up_rdata_s[1]),
|
.up_rdata (up_rdata_s[1]),
|
||||||
.up_ack (up_ack_s[1]));
|
.up_rack (up_rack_s[1]));
|
||||||
|
|
||||||
// up bus interface
|
// up bus interface
|
||||||
|
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||||||
|
@ -317,12 +326,14 @@ module axi_ad9265 (
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||||||
.up_axi_rresp (s_axi_rresp),
|
.up_axi_rresp (s_axi_rresp),
|
||||||
.up_axi_rdata (s_axi_rdata),
|
.up_axi_rdata (s_axi_rdata),
|
||||||
.up_axi_rready (s_axi_rready),
|
.up_axi_rready (s_axi_rready),
|
||||||
.up_sel (up_sel_s),
|
.up_wreq (up_wreq_s),
|
||||||
.up_wr (up_wr_s),
|
.up_waddr (up_waddr_s),
|
||||||
.up_addr (up_addr_s),
|
|
||||||
.up_wdata (up_wdata_s),
|
.up_wdata (up_wdata_s),
|
||||||
|
.up_wack (up_wack),
|
||||||
|
.up_rreq (up_rreq_s),
|
||||||
|
.up_raddr (up_raddr_s),
|
||||||
.up_rdata (up_rdata),
|
.up_rdata (up_rdata),
|
||||||
.up_ack (up_ack));
|
.up_rack (up_rack));
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||||||
|
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||||||
endmodule
|
endmodule
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||||||
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||||||
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@ -62,12 +62,14 @@ module axi_ad9265_channel (
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||||||
up_rstn,
|
up_rstn,
|
||||||
up_clk,
|
up_clk,
|
||||||
up_sel,
|
up_wreq,
|
||||||
up_wr,
|
up_waddr,
|
||||||
up_addr,
|
|
||||||
up_wdata,
|
up_wdata,
|
||||||
|
up_wack,
|
||||||
|
up_rreq,
|
||||||
|
up_raddr,
|
||||||
up_rdata,
|
up_rdata,
|
||||||
up_ack);
|
up_rack);
|
||||||
|
|
||||||
// parameters
|
// parameters
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||||||
|
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||||||
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@ -94,12 +96,14 @@ module axi_ad9265_channel (
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input up_rstn;
|
input up_rstn;
|
||||||
input up_clk;
|
input up_clk;
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||||||
input up_sel;
|
input up_wreq;
|
||||||
input up_wr;
|
input [13:0] up_waddr;
|
||||||
input [13:0] up_addr;
|
|
||||||
input [31:0] up_wdata;
|
input [31:0] up_wdata;
|
||||||
|
output up_wack;
|
||||||
|
input up_rreq;
|
||||||
|
input [13:0] up_raddr;
|
||||||
output [31:0] up_rdata;
|
output [31:0] up_rdata;
|
||||||
output up_ack;
|
output up_rack;
|
||||||
|
|
||||||
// internal signals
|
// internal signals
|
||||||
|
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||||||
|
@ -192,12 +196,14 @@ module axi_ad9265_channel (
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||||||
.adc_usr_decimation_n (16'd1),
|
.adc_usr_decimation_n (16'd1),
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||||||
.up_rstn (up_rstn),
|
.up_rstn (up_rstn),
|
||||||
.up_clk (up_clk),
|
.up_clk (up_clk),
|
||||||
.up_sel (up_sel),
|
.up_wreq (up_wreq),
|
||||||
.up_wr (up_wr),
|
.up_waddr (up_waddr),
|
||||||
.up_addr (up_addr),
|
|
||||||
.up_wdata (up_wdata),
|
.up_wdata (up_wdata),
|
||||||
|
.up_wack (up_wack),
|
||||||
|
.up_rreq (up_rreq),
|
||||||
|
.up_raddr (up_raddr),
|
||||||
.up_rdata (up_rdata),
|
.up_rdata (up_rdata),
|
||||||
.up_ack (up_ack));
|
.up_rack (up_rack));
|
||||||
|
|
||||||
endmodule
|
endmodule
|
||||||
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