axi_ad9361: Fix the last incorrect merge
The last merge broke a couple of source files of this core. This commit brings all the core to a functional state.main
Istvan Csomortani
parent
89bd8b44d4
commit
49293f7a87
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@ -181,16 +181,11 @@ module axi_ad9361_lvds_if #(
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localparam ARRIA10 = 0;
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localparam CYCLONE5 = 1;
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// tdd support-
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// unused interface signals
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assign enable = up_enable;
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assign txnrx = up_txnrx;
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// defaults
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assign delay_locked = 1'd1;
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// receive data path interface
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assign up_adc_drdata = 35'b0;
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assign up_dac_drdata = 50'b0;
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assign delay_locked = 1'b1;
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// drp locked must be on up-clock
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@ -420,11 +415,8 @@ module axi_ad9361_lvds_if #(
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enable_int <= tdd_enable;
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txnrx_int <= tdd_txnrx;
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end else begin
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tx_frame <= 4'b0000;
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tx_data_0 <= tx_data[35:30];
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tx_data_1 <= tx_data[47:42];
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tx_data_2 <= tx_data[29:24];
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tx_data_3 <= tx_data[41:36];
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enable_int <= enable_up;
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txnrx_int <= txnrx_up;
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end
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end
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@ -1,13 +1,10 @@
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package require -exact qsys 13.0
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package require qsys
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source ../scripts/adi_env.tcl
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source ../scripts/adi_ip_alt.tcl
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ad_ip_create axi_ad9361 {AXI AD9361 Interface} axi_ad9361_elab
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ad_ip_files axi_ad9361 [list\
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$ad_hdl_dir/library/altera/common/ad_lvds_clk.v \
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$ad_hdl_dir/library/altera/common/ad_lvds_in.v \
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$ad_hdl_dir/library/altera/common/ad_lvds_out.v \
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$ad_hdl_dir/library/altera/common/ad_mul.v \
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$ad_hdl_dir/library/altera/common/ad_dcfilter.v \
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$ad_hdl_dir/library/common/ad_rst.v \
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@ -33,6 +30,7 @@ ad_ip_files axi_ad9361 [list\
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altera/axi_ad9361_lvds_if_10.v \
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altera/axi_ad9361_lvds_if_c5.v \
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altera/axi_ad9361_lvds_if.v \
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altera/axi_ad9361_cmos_if.v \
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axi_ad9361_rx_pnmon.v \
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axi_ad9361_rx_channel.v \
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axi_ad9361_rx.v \
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@ -70,7 +68,7 @@ ad_ip_parameter IO_DELAY_GROUP STRING {dev_if_delay_group}
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# interfaces
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ad_ip_intf_s_axi s_axi_aclk s_axi_aresetn
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ad_alt_intf signal dac_sync_in input 1
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ad_alt_intf signal dac_sync_out output 1
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ad_alt_intf signal tdd_sync input 1
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@ -162,19 +160,12 @@ ad_alt_intf signal up_dac_gpio_out output 32
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ad_alt_intf signal up_adc_gpio_in input 32
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||||
ad_alt_intf signal up_adc_gpio_out output 32
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# generated cores
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# updates
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add_hdl_instance ad_serdes_clk_core alt_serdes
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set_instance_parameter_value ad_serdes_clk_core {MODE} {CLK}
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||||
set_instance_parameter_value ad_serdes_clk_core {DDR_OR_SDR_N} {1}
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||||
set_instance_parameter_value ad_serdes_clk_core {SERDES_FACTOR} {4}
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||||
set_instance_parameter_value ad_serdes_clk_core {CLKIN_FREQUENCY} {250.0}
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||||
proc axi_ad9361_elab {} {
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||||
add_hdl_instance ad_serdes_in_core_a10 alt_serdes
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||||
set_instance_parameter_value ad_serdes_in_core_a10 {MODE} {IN}
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||||
set_instance_parameter_value ad_serdes_in_core_a10 {DDR_OR_SDR_N} {1}
|
||||
set_instance_parameter_value ad_serdes_in_core_a10 {SERDES_FACTOR} {4}
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||||
set_instance_parameter_value ad_serdes_in_core_a10 {CLKIN_FREQUENCY} {250.0}
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||||
set m_device_family [get_parameter_value "DEVICE_FAMILY"]
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||||
set m_cmos_or_lvds_n [get_parameter_value "CMOS_OR_LVDS_N"]
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||||
if {$m_device_family eq "Arria 10"} {
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||||
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@ -184,14 +175,14 @@ set_instance_parameter_value ad_serdes_in_core_a10 {CLKIN_FREQUENCY} {250.0}
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|||
set_instance_parameter_value axi_ad9361_serdes_clk {DDR_OR_SDR_N} {1}
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||||
set_instance_parameter_value axi_ad9361_serdes_clk {SERDES_FACTOR} {4}
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||||
set_instance_parameter_value axi_ad9361_serdes_clk {CLKIN_FREQUENCY} {250.0}
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||||
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||||
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||||
add_hdl_instance axi_ad9361_serdes_in alt_serdes
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||||
set_instance_parameter_value axi_ad9361_serdes_in {DEVICE_FAMILY} $m_device_family
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||||
set_instance_parameter_value axi_ad9361_serdes_in {MODE} {IN}
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||||
set_instance_parameter_value axi_ad9361_serdes_in {DDR_OR_SDR_N} {1}
|
||||
set_instance_parameter_value axi_ad9361_serdes_in {SERDES_FACTOR} {4}
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||||
set_instance_parameter_value axi_ad9361_serdes_in {CLKIN_FREQUENCY} {250.0}
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||||
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||||
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||||
add_hdl_instance axi_ad9361_serdes_out alt_serdes
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||||
set_instance_parameter_value axi_ad9361_serdes_out {DEVICE_FAMILY} $m_device_family
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||||
set_instance_parameter_value axi_ad9361_serdes_out {MODE} {OUT}
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@ -239,10 +230,3 @@ set_instance_parameter_value ad_serdes_in_core_a10 {CLKIN_FREQUENCY} {250.0}
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add_interface_port device_if txnrx txnrx Output 1
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}
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proc axi_ad9361_fileset {entityName} {
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||||
ad_ip_modfile ad_cmos_out.v ad_cmos_out.v ad_cmos_out_core_a10
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||||
ad_ip_modfile ad_serdes_in.v ad_serdes_in.v ad_serdes_in_core_a10
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||||
ad_ip_modfile ad_serdes_out.v ad_serdes_out.v ad_serdes_out_core_a10
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||||
ad_ip_modfile ad_serdes_clk.v ad_serdes_clk.v ad_serdes_clk_core
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||||
}
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@ -41,6 +41,7 @@ module axi_ad9361_tx #(
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parameter ID = 0,
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parameter MODE_1R1T = 0,
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parameter CLK_EDGE_SEL = 0,
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parameter CMOS_OR_LVDS_N = 0,
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||||
parameter PPS_RECEIVER_ENABLE = 0,
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||||
parameter INIT_DELAY = 0,
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@ -336,6 +337,7 @@ module axi_ad9361_tx #(
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up_dac_common #(
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.ID (ID),
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.CONFIG (CONFIG),
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.CLK_EDGE_SEL (CLK_EDGE_SEL),
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.DRP_DISABLE (1),
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.USERPORTS_DISABLE (USERPORTS_DISABLE))
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i_up_dac_common (
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