axi_ad7616: Rename the physical interface signals to rx_*
No functional modification.main
Istvan Csomortani
parent
69a68a99e0
commit
427cc84bb2
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@ -43,22 +43,22 @@ module axi_ad7616 (
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// physical data interface
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||||
sclk,
|
||||
cs_n,
|
||||
sdo,
|
||||
sdi_0,
|
||||
sdi_1,
|
||||
rx_sclk,
|
||||
rx_cs_n,
|
||||
rx_sdo,
|
||||
rx_sdi_0,
|
||||
rx_sdi_1,
|
||||
|
||||
db_o,
|
||||
db_i,
|
||||
db_t,
|
||||
rd_n,
|
||||
wr_n,
|
||||
rx_db_o,
|
||||
rx_db_i,
|
||||
rx_db_t,
|
||||
rx_rd_n,
|
||||
rx_wr_n,
|
||||
|
||||
// physical control interface
|
||||
|
||||
cnvst,
|
||||
busy,
|
||||
rx_cnvst,
|
||||
rx_busy,
|
||||
|
||||
// AXI Slave Memory Map
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@ -106,20 +106,20 @@ module axi_ad7616 (
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||||
// IO definitions
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||||
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||||
output sclk;
|
||||
output cs_n;
|
||||
output sdo;
|
||||
input sdi_0;
|
||||
input sdi_1;
|
||||
output rx_sclk;
|
||||
output rx_cs_n;
|
||||
output rx_sdo;
|
||||
input rx_sdi_0;
|
||||
input rx_sdi_1;
|
||||
|
||||
output [15:0] db_o;
|
||||
input [15:0] db_i;
|
||||
output db_t;
|
||||
output rd_n;
|
||||
output wr_n;
|
||||
output [15:0] rx_db_o;
|
||||
input [15:0] rx_db_i;
|
||||
output rx_db_t;
|
||||
output rx_rd_n;
|
||||
output rx_wr_n;
|
||||
|
||||
output cnvst;
|
||||
input busy;
|
||||
output rx_cnvst;
|
||||
input rx_busy;
|
||||
|
||||
input s_axi_aclk;
|
||||
input s_axi_aresetn;
|
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@ -183,7 +183,6 @@ module axi_ad7616 (
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|||
wire m_axis_valid_s;
|
||||
wire [15:0] m_axis_data_s;
|
||||
wire m_axis_xfer_req_s;
|
||||
wire [15:0] adc_data_s;
|
||||
|
||||
// defaults
|
||||
|
||||
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@ -209,9 +208,9 @@ module axi_ad7616 (
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|||
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||||
// ground all parallel interface signals
|
||||
|
||||
assign db_o = 16'b0;
|
||||
assign rd_n = 1'b0;
|
||||
assign wr_n = 1'b0;
|
||||
assign rx_db_o = 16'b0;
|
||||
assign rx_rd_n = 1'b0;
|
||||
assign rx_wr_n = 1'b0;
|
||||
|
||||
// SPI Framework instances and logic
|
||||
|
||||
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|
@ -393,14 +392,14 @@ module axi_ad7616 (
|
|||
.sync_ready (m_sync_ready_s),
|
||||
.sync_valid (m_sync_valid_s),
|
||||
.sync (m_sync_s),
|
||||
.sclk (sclk),
|
||||
.sdo (sdo),
|
||||
.sclk (rx_sclk),
|
||||
.sdo (rx_sdo),
|
||||
.sdo_t (),
|
||||
.sdi (sdi_0),
|
||||
.sdi_1 (sdi_1),
|
||||
.sdi (rx_sdi_0),
|
||||
.sdi_1 (rx_sdi_1),
|
||||
.sdi_2 (1'b0),
|
||||
.sdi_3 (1'b0),
|
||||
.cs (cs_n),
|
||||
.cs (rx_cs_n),
|
||||
.three_wire ());
|
||||
|
||||
axi_ad7616_maxis2wrfifo #(
|
||||
|
|
@ -413,7 +412,7 @@ module axi_ad7616 (
|
|||
.m_axis_ready(m_axis_ready_s),
|
||||
.m_axis_valid(m_axis_valid_s),
|
||||
.fifo_wr_en(adc_valid),
|
||||
.fifo_wr_data(adc_data_s),
|
||||
.fifo_wr_data(adc_data),
|
||||
.fifo_wr_sync(adc_sync)
|
||||
);
|
||||
|
||||
|
|
@ -422,8 +421,8 @@ module axi_ad7616 (
|
|||
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||||
generate if (IF_TYPE == PARALLEL) begin
|
||||
|
||||
assign sclk = 1'h0;
|
||||
assign sdo = 1'h0;
|
||||
assign rx_sclk = 1'h0;
|
||||
assign rx_sdo = 1'h0;
|
||||
assign irq = 1'h0;
|
||||
|
||||
assign up_wack_if_s = 1'h0;
|
||||
|
|
@ -431,13 +430,13 @@ module axi_ad7616 (
|
|||
assign up_rdata_if_s = 1'h0;
|
||||
|
||||
axi_ad7616_pif i_ad7616_parallel_interface (
|
||||
.cs_n (cs_n),
|
||||
.db_o (db_o),
|
||||
.db_i (db_i),
|
||||
.db_t (db_t),
|
||||
.rd_n (rd_n),
|
||||
.wr_n (wr_n),
|
||||
.adc_data (adc_data_s),
|
||||
.cs_n (rx_cs_n),
|
||||
.db_o (rx_db_o),
|
||||
.db_i (rx_db_i),
|
||||
.db_t (rx_db_t),
|
||||
.rd_n (rx_rd_n),
|
||||
.wr_n (rx_wr_n),
|
||||
.adc_data (adc_data),
|
||||
.adc_valid (adc_valid),
|
||||
.adc_sync (adc_sync),
|
||||
.end_of_conv (trigger_s),
|
||||
|
|
@ -458,8 +457,8 @@ module axi_ad7616 (
|
|||
.ID(ID),
|
||||
.IF_TYPE(IF_TYPE)
|
||||
) i_ad7616_control (
|
||||
.cnvst (cnvst),
|
||||
.busy (busy),
|
||||
.cnvst (rx_cnvst),
|
||||
.busy (rx_busy),
|
||||
.up_burst_length (burst_length_s),
|
||||
.up_read_data (rd_data_s),
|
||||
.up_read_valid (rd_valid_s),
|
||||
|
|
@ -478,8 +477,6 @@ module axi_ad7616 (
|
|||
.up_rdata (up_rdata_cntrl_s),
|
||||
.up_rack (up_rack_cntrl_s));
|
||||
|
||||
assign adc_data = adc_data_s;
|
||||
|
||||
// up bus interface
|
||||
|
||||
up_axi #(
|
||||
|
|
|
|||
|
|
@ -3,22 +3,22 @@ global ad7616_if
|
|||
|
||||
# data interfaces
|
||||
|
||||
create_bd_port -dir O sclk
|
||||
create_bd_port -dir O sdo
|
||||
create_bd_port -dir I sdi_0
|
||||
create_bd_port -dir I sdi_1
|
||||
create_bd_port -dir O rx_sclk
|
||||
create_bd_port -dir O rx_sdo
|
||||
create_bd_port -dir I rx_sdi_0
|
||||
create_bd_port -dir I rx_sdi_1
|
||||
|
||||
create_bd_port -dir O -from 15 -to 0 db_o
|
||||
create_bd_port -dir I -from 15 -to 0 db_i
|
||||
create_bd_port -dir O db_t
|
||||
create_bd_port -dir O rd_n
|
||||
create_bd_port -dir O wr_n
|
||||
create_bd_port -dir O -from 15 -to 0 rx_db_o
|
||||
create_bd_port -dir I -from 15 -to 0 rx_db_i
|
||||
create_bd_port -dir O rx_db_t
|
||||
create_bd_port -dir O rx_rd_n
|
||||
create_bd_port -dir O rx_wr_n
|
||||
|
||||
# control lines
|
||||
|
||||
create_bd_port -dir O cnvst
|
||||
create_bd_port -dir O cs_n
|
||||
create_bd_port -dir I busy
|
||||
create_bd_port -dir O rx_cnvst
|
||||
create_bd_port -dir O rx_cs_n
|
||||
create_bd_port -dir I rx_busy
|
||||
|
||||
# instantiation
|
||||
|
||||
|
|
@ -36,26 +36,26 @@ set_property -dict [list CONFIG.DMA_DATA_WIDTH_DEST {64}] $axi_ad7616_dma
|
|||
# interface connections
|
||||
if {$ad7616_if == 0} {
|
||||
|
||||
ad_connect sclk axi_ad7616/sclk
|
||||
ad_connect sdo axi_ad7616/sdo
|
||||
ad_connect sdi_0 axi_ad7616/sdi_0
|
||||
ad_connect sdi_1 axi_ad7616/sdi_1
|
||||
ad_connect cs_n axi_ad7616/cs_n
|
||||
ad_connect rx_sclk axi_ad7616/rx_sclk
|
||||
ad_connect rx_sdo axi_ad7616/rx_sdo
|
||||
ad_connect rx_sdi_0 axi_ad7616/rx_sdi_0
|
||||
ad_connect rx_sdi_1 axi_ad7616/rx_sdi_1
|
||||
ad_connect rx_cs_n axi_ad7616/rx_cs_n
|
||||
|
||||
ad_connect cnvst axi_ad7616/cnvst
|
||||
ad_connect busy axi_ad7616/busy
|
||||
ad_connect rx_cnvst axi_ad7616/rx_cnvst
|
||||
ad_connect rx_busy axi_ad7616/rx_busy
|
||||
|
||||
} else {
|
||||
|
||||
ad_connect db_o axi_ad7616/db_o
|
||||
ad_connect db_i axi_ad7616/db_i
|
||||
ad_connect db_t axi_ad7616/db_t
|
||||
ad_connect rd_n axi_ad7616/rd_n
|
||||
ad_connect wr_n axi_ad7616/wr_n
|
||||
ad_connect rx_db_o axi_ad7616/rx_db_o
|
||||
ad_connect rx_db_i axi_ad7616/rx_db_i
|
||||
ad_connect rx_db_t axi_ad7616/rx_db_t
|
||||
ad_connect rx_rd_n axi_ad7616/rx_rd_n
|
||||
ad_connect rx_wr_n axi_ad7616/rx_wr_n
|
||||
|
||||
ad_connect cs_n axi_ad7616/cs_n
|
||||
ad_connect cnvst axi_ad7616/cnvst
|
||||
ad_connect busy axi_ad7616/busy
|
||||
ad_connect rx_cs_n axi_ad7616/rx_cs_n
|
||||
ad_connect rx_cnvst axi_ad7616/rx_cnvst
|
||||
ad_connect rx_busy axi_ad7616/rx_busy
|
||||
|
||||
}
|
||||
|
||||
|
|
|
|||
|
|
@ -223,14 +223,14 @@ module system_top (
|
|||
.ps_intr_10 (1'b0),
|
||||
.ps_intr_11 (1'b0),
|
||||
.spdif (spdif),
|
||||
.cnvst (adc_convst),
|
||||
.cs_n (adc_cs_n),
|
||||
.busy (adc_busy),
|
||||
.db_o (adc_db_o),
|
||||
.db_i (adc_db_i),
|
||||
.db_t (adc_db_t),
|
||||
.rd_n (adc_rd_n),
|
||||
.wr_n (adc_wr_n)
|
||||
.rx_cnvst (adc_convst),
|
||||
.rx_cs_n (adc_cs_n),
|
||||
.rx_busy (adc_busy),
|
||||
.rx_db_o (adc_db_o),
|
||||
.rx_db_i (adc_db_i),
|
||||
.rx_db_t (adc_db_t),
|
||||
.rx_rd_n (adc_rd_n),
|
||||
.rx_wr_n (adc_wr_n)
|
||||
);
|
||||
|
||||
endmodule
|
||||
|
|
|
|||
|
|
@ -218,13 +218,13 @@ module system_top (
|
|||
.ps_intr_10 (1'b0),
|
||||
.ps_intr_11 (1'b0),
|
||||
.spdif (spdif),
|
||||
.sclk (spi_sclk),
|
||||
.sdo (spi_sdo),
|
||||
.sdi_0 (spi_sdi_0),
|
||||
.sdi_1 (spi_sdi_1),
|
||||
.cnvst (adc_convst),
|
||||
.cs_n (spi_cs_n),
|
||||
.busy (adc_busy));
|
||||
.rx_sclk (spi_sclk),
|
||||
.rx_sdo (spi_sdo),
|
||||
.rx_sdi_0 (spi_sdi_0),
|
||||
.rx_sdi_1 (spi_sdi_1),
|
||||
.rx_cnvst (adc_convst),
|
||||
.rx_cs_n (spi_cs_n),
|
||||
.rx_busy (adc_busy));
|
||||
|
||||
endmodule
|
||||
|
||||
|
|
|
|||
|
|
@ -277,14 +277,14 @@ module system_top (
|
|||
.ps_intr_10 (1'b0),
|
||||
.otg_vbusoc (otg_vbusoc),
|
||||
.spdif (spdif),
|
||||
.cnvst (adc_convst),
|
||||
.cs_n (adc_cs_n),
|
||||
.busy (adc_busy),
|
||||
.db_o (adc_db_o),
|
||||
.db_i (adc_db_i),
|
||||
.db_t (adc_db_t),
|
||||
.rd_n (adc_rd_n),
|
||||
.wr_n (adc_wr_n)
|
||||
.rx_cnvst (adc_convst),
|
||||
.rx_cs_n (adc_cs_n),
|
||||
.rx_busy (adc_busy),
|
||||
.rx_db_o (adc_db_o),
|
||||
.rx_db_i (adc_db_i),
|
||||
.rx_db_t (adc_db_t),
|
||||
.rx_rd_n (adc_rd_n),
|
||||
.rx_wr_n (adc_wr_n)
|
||||
);
|
||||
|
||||
endmodule
|
||||
|
|
|
|||
|
|
@ -272,13 +272,13 @@ module system_top (
|
|||
.ps_intr_10 (1'b0),
|
||||
.otg_vbusoc (otg_vbusoc),
|
||||
.spdif (spdif),
|
||||
.cnvst (adc_convst),
|
||||
.sclk (spi_sclk),
|
||||
.sdo (spi_sdo),
|
||||
.sdi_0 (spi_sdi_0),
|
||||
.sdi_1 (spi_sdi_1),
|
||||
.cs_n (spi_cs_n),
|
||||
.busy (adc_busy)
|
||||
.rx_cnvst (adc_convst),
|
||||
.rx_sclk (spi_sclk),
|
||||
.rx_sdo (spi_sdo),
|
||||
.rx_sdi_0 (spi_sdi_0),
|
||||
.rx_sdi_1 (spi_sdi_1),
|
||||
.rx_cs_n (spi_cs_n),
|
||||
.rx_busy (adc_busy)
|
||||
);
|
||||
|
||||
endmodule
|
||||
|
|
|
|||
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