daq2- board system only
Rejeesh Kutty
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displayName="$${FILENAME}"
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description=""
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categories="System" />
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<parameter name="bonusData"><![CDATA[bonusData
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element $${FILENAME}
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{
|
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datum _originalDeviceFamily
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{
|
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|
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|
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element axi_ad9144_core
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{
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}
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|
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{
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{
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|
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|
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|
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element axi_ad9144_dma
|
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|
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{
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|
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|
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|
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}
|
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}
|
||||||
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element axi_ad9144_dma.s_axi
|
||||||
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{
|
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|
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{
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value = "269156352";
|
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type = "String";
|
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|
}
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}
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element axi_ad9680_core
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datum _sortIndex
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{
|
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|
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}
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}
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element axi_ad9680_core.s_axi
|
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{
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|
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{
|
||||||
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value = "269090816";
|
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|
type = "String";
|
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|
}
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}
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element axi_ad9680_dma
|
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{
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datum _sortIndex
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|
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{
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datum _tags
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|
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type = "String";
|
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}
|
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}
|
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element axi_ad9680_dma.s_axi
|
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{
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{
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|
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}
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}
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element axi_jesd_xcvr
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}
|
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}
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element axi_jesd_xcvr.s_axi
|
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{
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datum baseAddress
|
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{
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|
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|
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}
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}
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{
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}
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element mem_rst
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{
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datum _sortIndex
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{
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|
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}
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}
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{
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}
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}
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element sys_rst
|
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{
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datum _sortIndex
|
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{
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|
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|
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|
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}
|
||||||
|
}
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element system_bd
|
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{
|
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datum _originalDeviceFamily
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{
|
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|
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|
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|
}
|
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}
|
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element system_bd
|
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|
{
|
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datum _originalDeviceFamily
|
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{
|
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|
value = "Arria 10";
|
||||||
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|
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|
}
|
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|
}
|
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element system_bd
|
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|
{
|
||||||
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datum _originalDeviceFamily
|
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|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
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|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
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|
value = "Arria 10";
|
||||||
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type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
|
element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
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|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
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type = "String";
|
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|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
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|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
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element system_bd
|
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|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
|
element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
|
element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
|
element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
||||||
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
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|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
|
datum _originalDeviceFamily
|
||||||
|
{
|
||||||
|
value = "Arria 10";
|
||||||
|
type = "String";
|
||||||
|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
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datum _originalDeviceFamily
|
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|
{
|
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|
value = "Arria 10";
|
||||||
|
type = "String";
|
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|
}
|
||||||
|
}
|
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element system_bd
|
||||||
|
{
|
||||||
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datum _originalDeviceFamily
|
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|
{
|
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|
value = "Arria 10";
|
||||||
|
type = "String";
|
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|
}
|
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}
|
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element system_bd
|
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|
{
|
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datum _originalDeviceFamily
|
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|
{
|
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|
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|
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element util_cpack_0
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{
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}
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}
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element util_cpack_0.if_adc_sync
|
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{
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datum _tags
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{
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||||||
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value = "";
|
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type = "String";
|
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}
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||||||
|
}
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||||||
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element util_upack_0
|
||||||
|
{
|
||||||
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datum _sortIndex
|
||||||
|
{
|
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|
value = "8";
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type = "int";
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}
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}
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}
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]]></parameter>
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<parameter name="clockCrossingAdapter" value="FIFO" />
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<parameter name="hideFromIPCatalog" value="false" />
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<parameter name="lockedInterfaceDefinition" value="" />
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<parameter name="sopcBorderPoints" value="false" />
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<parameter name="systemHash" value="0" />
|
||||||
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<parameter name="testBenchDutName" value="" />
|
||||||
|
<parameter name="timeStamp" value="0" />
|
||||||
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<parameter name="useTestBenchNamingPattern" value="false" />
|
||||||
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<instanceScript></instanceScript>
|
||||||
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<interface
|
||||||
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name="axi_ad9144_core_s_axi"
|
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||||||
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<interface
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<interface
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|
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|
||||||
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<interface
|
||||||
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|
||||||
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internal="axi_ad9144_dma.s_axi"
|
||||||
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type="axi4lite"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
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|
||||||
|
internal="axi_ad9680_core.s_axi"
|
||||||
|
type="axi4lite"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="axi_ad9680_dma_intr"
|
||||||
|
internal="axi_ad9680_dma.interrupt_sender"
|
||||||
|
type="interrupt"
|
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|
dir="end" />
|
||||||
|
<interface
|
||||||
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|
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|
||||||
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|
||||||
|
dir="start" />
|
||||||
|
<interface
|
||||||
|
name="axi_ad9680_dma_s_axi"
|
||||||
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internal="axi_ad9680_dma.s_axi"
|
||||||
|
type="axi4lite"
|
||||||
|
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|
||||||
|
<interface
|
||||||
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name="axi_jesd_xcvr_s_axi"
|
||||||
|
internal="axi_jesd_xcvr.s_axi"
|
||||||
|
type="axi4lite"
|
||||||
|
dir="end" />
|
||||||
|
<interface name="mem_clk" internal="mem_clk.in_clk" type="clock" dir="end" />
|
||||||
|
<interface name="mem_rst" internal="mem_rst.in_reset" type="reset" dir="end" />
|
||||||
|
<interface
|
||||||
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|
||||||
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internal="axi_jesd_xcvr.if_rx_d"
|
||||||
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|
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|
dir="end" />
|
||||||
|
<interface
|
||||||
|
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|
||||||
|
internal="axi_jesd_xcvr.if_rx_ref_clk"
|
||||||
|
type="clock"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="rx_sync"
|
||||||
|
internal="axi_jesd_xcvr.if_rx_sync"
|
||||||
|
type="conduit"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="rx_sysref"
|
||||||
|
internal="axi_jesd_xcvr.if_rx_ext_sysref_in"
|
||||||
|
type="conduit"
|
||||||
|
dir="end" />
|
||||||
|
<interface name="stp_trigger" internal="axi_jesd_xcvr.if_stp_trigger" />
|
||||||
|
<interface name="sys_clk" internal="sys_clk.in_clk" type="clock" dir="end" />
|
||||||
|
<interface name="sys_rst" internal="sys_rst.in_reset" type="reset" dir="end" />
|
||||||
|
<interface
|
||||||
|
name="tx_data"
|
||||||
|
internal="axi_jesd_xcvr.if_tx_d"
|
||||||
|
type="conduit"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="tx_ref_clk"
|
||||||
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internal="axi_jesd_xcvr.if_tx_ref_clk"
|
||||||
|
type="clock"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="tx_sync"
|
||||||
|
internal="axi_jesd_xcvr.if_tx_sync"
|
||||||
|
type="conduit"
|
||||||
|
dir="end" />
|
||||||
|
<interface
|
||||||
|
name="tx_sysref"
|
||||||
|
internal="axi_jesd_xcvr.if_tx_ext_sysref_in"
|
||||||
|
type="conduit"
|
||||||
|
dir="end" />
|
||||||
|
<module name="axi_ad9144_core" kind="axi_ad9144" version="1.0" enabled="1">
|
||||||
|
<parameter name="PCORE_ID" value="0" />
|
||||||
|
<parameter name="PCORE_QUAD_DUAL_N" value="0" />
|
||||||
|
</module>
|
||||||
|
<module name="axi_ad9144_dma" kind="axi_dmac" version="1.0" enabled="1">
|
||||||
|
<parameter name="C_2D_TRANSFER" value="1" />
|
||||||
|
<parameter name="C_AXI_SLICE_DEST" value="0" />
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
<parameter name="C_SYNC_TRANSFER_START" value="0" />
|
||||||
|
<parameter name="PCORE_ID" value="1" />
|
||||||
|
</module>
|
||||||
|
<module name="axi_ad9680_core" kind="axi_ad9680" version="1.0" enabled="1">
|
||||||
|
<parameter name="PCORE_ID" value="0" />
|
||||||
|
</module>
|
||||||
|
<module name="axi_ad9680_dma" kind="axi_dmac" version="1.0" enabled="1">
|
||||||
|
<parameter name="C_2D_TRANSFER" value="1" />
|
||||||
|
<parameter name="C_AXI_SLICE_DEST" value="0" />
|
||||||
|
<parameter name="C_AXI_SLICE_SRC" value="0" />
|
||||||
|
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|
||||||
|
<parameter name="C_CLKS_ASYNC_REQ_SRC" value="1" />
|
||||||
|
<parameter name="C_CLKS_ASYNC_SRC_DEST" value="1" />
|
||||||
|
<parameter name="C_CYCLIC" value="1" />
|
||||||
|
<parameter name="C_DMA_DATA_WIDTH_DEST" value="128" />
|
||||||
|
<parameter name="C_DMA_DATA_WIDTH_SRC" value="128" />
|
||||||
|
<parameter name="C_DMA_LENGTH_WIDTH" value="14" />
|
||||||
|
<parameter name="C_DMA_TYPE_DEST" value="0" />
|
||||||
|
<parameter name="C_DMA_TYPE_SRC" value="2" />
|
||||||
|
<parameter name="C_SYNC_TRANSFER_START" value="0" />
|
||||||
|
<parameter name="PCORE_ID" value="0" />
|
||||||
|
</module>
|
||||||
|
<module name="axi_jesd_xcvr" kind="axi_jesd_xcvr" version="1.0" enabled="1">
|
||||||
|
<parameter name="PCORE_DEVICE_TYPE" value="0" />
|
||||||
|
<parameter name="PCORE_ID" value="0" />
|
||||||
|
<parameter name="PCORE_NUM_OF_RX_LANES" value="4" />
|
||||||
|
<parameter name="PCORE_NUM_OF_TX_LANES" value="4" />
|
||||||
|
</module>
|
||||||
|
<module name="mem_clk" kind="altera_clock_bridge" version="15.0" enabled="1">
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
</module>
|
||||||
|
<module name="mem_rst" kind="altera_reset_bridge" version="15.0" enabled="1">
|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
|
<parameter name="SYNCHRONOUS_EDGES" value="deassert" />
|
||||||
|
<parameter name="USE_RESET_REQUEST" value="0" />
|
||||||
|
</module>
|
||||||
|
<module name="sys_clk" kind="altera_clock_bridge" version="15.0" enabled="1">
|
||||||
|
<parameter name="DERIVED_CLOCK_RATE" value="0" />
|
||||||
|
<parameter name="EXPLICIT_CLOCK_RATE" value="100000000" />
|
||||||
|
<parameter name="NUM_CLOCK_OUTPUTS" value="1" />
|
||||||
|
</module>
|
||||||
|
<module name="sys_rst" kind="altera_reset_bridge" version="15.0" enabled="1">
|
||||||
|
<parameter name="ACTIVE_LOW_RESET" value="0" />
|
||||||
|
<parameter name="AUTO_CLK_CLOCK_RATE" value="100000000" />
|
||||||
|
<parameter name="NUM_RESET_OUTPUTS" value="1" />
|
||||||
|
<parameter name="SYNCHRONOUS_EDGES" value="deassert" />
|
||||||
|
<parameter name="USE_RESET_REQUEST" value="0" />
|
||||||
|
</module>
|
||||||
|
<module name="util_cpack_0" kind="util_cpack" version="1.0" enabled="1">
|
||||||
|
<parameter name="CH_CNT" value="2" />
|
||||||
|
<parameter name="CH_DW" value="64" />
|
||||||
|
</module>
|
||||||
|
<module name="util_upack_0" kind="util_upack" version="1.0" enabled="1">
|
||||||
|
<parameter name="CH_CNT" value="2" />
|
||||||
|
<parameter name="CH_DW" value="64" />
|
||||||
|
</module>
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
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|
||||||
|
end="util_cpack_0.if_adc_clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_rx_clk"
|
||||||
|
end="axi_ad9680_dma.if_fifo_wr_clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_rx_clk"
|
||||||
|
end="axi_ad9680_core.if_rx_clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_tx_clk"
|
||||||
|
end="util_upack_0.if_dac_clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_tx_clk"
|
||||||
|
end="axi_ad9144_dma.if_fifo_rd_clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_tx_clk"
|
||||||
|
end="axi_ad9144_core.if_tx_clk" />
|
||||||
|
<connection kind="clock" version="15.0" start="sys_clk.out_clk" end="sys_rst.clk" />
|
||||||
|
<connection kind="clock" version="15.0" start="mem_clk.out_clk" end="mem_rst.clk" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="mem_clk.out_clk"
|
||||||
|
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|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="mem_clk.out_clk"
|
||||||
|
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|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
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|
||||||
|
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|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_clk.out_clk"
|
||||||
|
end="axi_ad9680_core.s_axi_clock" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_clk.out_clk"
|
||||||
|
end="axi_ad9144_core.s_axi_clock" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_clk.out_clk"
|
||||||
|
end="axi_jesd_xcvr.s_axi_clock" />
|
||||||
|
<connection
|
||||||
|
kind="clock"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_clk.out_clk"
|
||||||
|
end="axi_ad9144_dma.s_axi_clock" />
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_adc_data_0"
|
||||||
|
end="util_cpack_0.if_adc_data_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_adc_data_1"
|
||||||
|
end="util_cpack_0.if_adc_data_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_adc_dovf"
|
||||||
|
end="axi_ad9680_dma.if_fifo_wr_overflow">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="util_cpack_0.if_adc_enable_0"
|
||||||
|
end="axi_ad9680_core.if_adc_enable_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_adc_enable_1"
|
||||||
|
end="util_cpack_0.if_adc_enable_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="util_cpack_0.if_adc_sync"
|
||||||
|
end="axi_ad9680_dma.if_fifo_wr_sync">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="util_cpack_0.if_adc_valid"
|
||||||
|
end="axi_ad9680_dma.if_fifo_wr_en">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_adc_valid_0"
|
||||||
|
end="util_cpack_0.if_adc_valid_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="util_cpack_0.if_adc_valid_1"
|
||||||
|
end="axi_ad9680_core.if_adc_valid_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_ddata_0"
|
||||||
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end="util_upack_0.if_dac_data_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_ddata_1"
|
||||||
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end="util_upack_0.if_dac_data_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_enable_0"
|
||||||
|
end="util_upack_0.if_dac_enable_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_enable_1"
|
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end="util_upack_0.if_dac_enable_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="util_upack_0.if_dac_valid"
|
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|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_valid_0"
|
||||||
|
end="util_upack_0.if_dac_valid_0">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_core.if_dac_valid_1"
|
||||||
|
end="util_upack_0.if_dac_valid_1">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_dma.if_fifo_rd_dout"
|
||||||
|
end="util_upack_0.if_dac_data">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
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<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9144_dma.if_fifo_rd_underflow"
|
||||||
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end="axi_ad9144_core.if_dac_dunf">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_dma.if_fifo_wr_din"
|
||||||
|
end="util_cpack_0.if_adc_data">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_ad9680_core.if_rx_data"
|
||||||
|
end="axi_jesd_xcvr.if_rx_data">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
||||||
|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="conduit"
|
||||||
|
version="15.0"
|
||||||
|
start="axi_jesd_xcvr.if_tx_data"
|
||||||
|
end="axi_ad9144_core.if_tx_data">
|
||||||
|
<parameter name="endPort" value="" />
|
||||||
|
<parameter name="endPortLSB" value="0" />
|
||||||
|
<parameter name="startPort" value="" />
|
||||||
|
<parameter name="startPortLSB" value="0" />
|
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|
<parameter name="width" value="0" />
|
||||||
|
</connection>
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="mem_rst.out_reset"
|
||||||
|
end="axi_ad9680_dma.m_dest_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="mem_rst.out_reset"
|
||||||
|
end="axi_ad9144_dma.m_src_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_rst.out_reset"
|
||||||
|
end="axi_jesd_xcvr.s_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_rst.out_reset"
|
||||||
|
end="axi_ad9144_core.s_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_rst.out_reset"
|
||||||
|
end="axi_ad9680_core.s_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_rst.out_reset"
|
||||||
|
end="axi_ad9680_dma.s_axi_reset" />
|
||||||
|
<connection
|
||||||
|
kind="reset"
|
||||||
|
version="15.0"
|
||||||
|
start="sys_rst.out_reset"
|
||||||
|
end="axi_ad9144_dma.s_axi_reset" />
|
||||||
|
<interconnectRequirement for="$system" name="qsys_mm.clockCrossingAdapter" value="FIFO" />
|
||||||
|
<interconnectRequirement for="$system" name="qsys_mm.insertDefaultSlave" value="false" />
|
||||||
|
<interconnectRequirement for="$system" name="qsys_mm.maxAdditionalLatency" value="2" />
|
||||||
|
</system>
|
||||||
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