axi_adxcvr: Add rparam register to Altera XCVR
parent
24daffcf5c
commit
0dae754f2d
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@ -82,6 +82,7 @@ module axi_adxcvr_up #(
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wire up_ready_s;
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wire up_ready_s;
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wire [31:0] up_status_32_s;
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wire [31:0] up_status_32_s;
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wire [31:0] up_rparam_s;
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// defaults
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// defaults
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@ -135,6 +136,20 @@ module axi_adxcvr_up #(
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end
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end
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end
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end
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// altera specific
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assign up_rparam_s[31:24] = 8'd0;
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// xilinx specific
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assign up_rparam_s[23:16] = 8'd0;
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// generic
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assign up_rparam_s[15: 9] = 7'd0;
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assign up_rparam_s[ 8: 8] = (TX_OR_RX_N == 0) ? 1'b0 : 1'b1;
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assign up_rparam_s[ 7: 0] = NUM_OF_LANES;
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// read interface
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// read interface
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assign up_rack = up_rreq_d;
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assign up_rack = up_rreq_d;
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@ -154,6 +169,7 @@ module axi_adxcvr_up #(
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10'h004: up_rdata_d <= {31'd0, up_resetn};
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10'h004: up_rdata_d <= {31'd0, up_resetn};
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10'h005: up_rdata_d <= {31'd0, up_status_int};
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10'h005: up_rdata_d <= {31'd0, up_status_int};
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10'h006: up_rdata_d <= up_status_32_s;
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10'h006: up_rdata_d <= up_status_32_s;
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10'h009: up_rdata_d <= up_rparam_s;
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default: up_rdata_d <= 32'd0;
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default: up_rdata_d <= 32'd0;
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endcase
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endcase
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end else begin
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end else begin
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